VHDL,VerilogHDLによるLSI設計のサポート

当社では、VHDL、VerilogHDL（以下HDL）を用いたLSI設計をサポートしております。設計要員の不足やHDL設計の導入に頭を悩ましている方はご連絡ください。

VHDL、VrilogHDLで論理合成可能なRTL設計をいたします。
仕様の検討段階から設計に参加すること可能です。
論理合成、サインオフ準備、バックアノテーションなども承ります。
テストベンチのみの設計も行います。
コンサルティング、教育も承ります。
当社では、独自開発した豊富なHDL設計ライブラリがございます。これを利用することにより短期間でRTL設計を完成することが可能です。

設計ライブラリの一部

機能名	機能概要	合成	VHDL	Verilog
ＦＩＦＯ	段数、入力bit幅を簡単に修正可能	○	○	○
ｼﾌﾄﾚｼﾞｽﾀ	段数の修正可能	○	○	○
加算器	算術加算	○	○	○
乗算器	算術乗算	○	○	○
カウンタ１	バイナリカウンタ	○	○	○
カウンタ２	多重化処理のタイミング発生に便利	○	○	○
ｓｐ	シリアル->パラレル変換	○	○	○
ｐｓ	パラレル->シリアル変換	○	○	○
BUSIF1	データ、アドレス分離型	○	○	○
BUSIF２	データ、アドレス多重型	○	○	○
パリティ	パリティ演算　入力ビット幅を修正可能	○	○	○
SYNC	特定のパタン検出によりデータの同期確立	○	○
PNＧＥＮ	PNパターン発生器　多項式の変更可能	○	○
CRCGEN	CRC発生器　多項式の変更可能	○	○
CRCCHK	CRCチェッカ　多項式の変更可能	○	○
保護回路	アラーム保護、保護段数変更可能	○	○	○
クロック発生	テストベンチ用		○	○
繰り返しパタン発生	テストベンチ用		○	○
チェック用パタン発生器	テストベンチ用		○
チェック用パタンチェッカー	テストベンチ用		○

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